Fermi architecture III

我這個人一向會分享資訊,不會小氣八拉的跟你講消息,然後什麼話也不肯說透。就算分享照片或簡報,也一定會說明來源,這樣才不會搞的自己很像很厲害、情報量很多的樣子,說穿了,還不是靠大家一塊分享。

下面這張圖,就是先前被貼上馬賽克的Fermi架構圖,各位可以點它放大來觀看。而且上頭還有清清楚楚的執行單元與數量,我現在的感想就是「看起來某些人擁有提早半年情報優勢,已經完全消失」。

Fermi架構圖

  • 3.0B transistors @ TSMC, 40nm
  • 2 x 16-way FMA SM, IEEE754-2008, 16 SMs
  • Each SM has four SFUs
  • 384-bit GDDR5
  • ~650/1700/4200MHz (base/hot/mem)
  • 16 pixels clock address and filter per SM
  • 48 ROPs, 8Z/C clock
  • 64KiB L1/smem per SM (48/16 or 16/48 per clock config, not user programmable as far as I know, at least not yet)
  • Unified 768 KiB L2 (not partitioned now, so a write to L2 from any SM is visible to all others immediately)
  • Unified memory space (hardware TLB, 1TiB address, 40-bit if my brain’s working)
Fermi的Die圖片